Logička sinteza

U elektronici, logička sinteza je proces po kome se apstraktna forma željenog ponašanja čipa tipično RTL se pretvara u implemtntaciju dizajna u smislu logičke kapije. Česti primeri ovog procesa uključuju sintezu HDL, uključuju VHDL i Verilog. Neki alati mogu generisati niz bitova za programibilno logički uređaj kao što je PAL ili FPGA, dok drugi ciljaju na kreaciju ASKI koda. Logička sinteza je jedan aspekt automizacije elektronskog dizajna.

Istorija logičke sinteze

Koreni logičke sinteze se mogu pronaći u radu George Boole (1815 to 1864) što je danas poznato kao Bulova algebra. 1938 Klod Elvud Šenon je pokazao kako dvovrednostna Bzlova algebra može da opiše menjanja kola. U ranim danima, logički dizajn se koristio za upravljanje reprezentacijama tablica istinitosti kao Karnoovim mapama. Minimizacija logike bazirana na Karnoovim mapama je vođena nizom pravila kako da se unosi u mapi kombinuju. Čovek moze da tipično radi sa mapama koje sadrže četiri do šest promenljivih.

Prvi korak ka automizaciji logičke minimizacije je bilo uvođenje Kvajn–Maklaskijevog algoritama koji je mogao da se implementira na računaru.

Danas, mnogo efikasniji Espreso istraživački logički umanjivač je postao standardna alatka za ovu operaciju. Takođe, evolucijom komponenata od diskretne logike do programibilnih logičkih nizova (PLA) doslo je do potrebe za efikasniom minimizacijom drugog stepena, posto ovakav pristup smanjuje prostor u PLA. Ipak, logička kola drugog stepena su ograničene važnosti u integraciji velikih sistema, većina dizajnova koristi više različitih nivoa logike. Šta više svi RTL ili Opisi ponašanja koriste različite stepene logike a ne samo dva.

Rani sistem za dizajn više stepene logičke reprezentacije kola je bio LSS firme IBM. Koristio je lokalne transformacije da uprosti logku. Rad na LSS i Jorkovom silikonskom računaru je izazvao rapidan progres u logičkoj sintezi 1980. Nekoliko univerziteta je pomoglo tako što je svoj rad obelodanilo široj javnosti. Najznačajniji su SIS Berklu, RASP Los Anđeles, BOLD Boulder. Za desetak godina tehnologija je počela da se koristi komercialno.

Logički elementi

Logički dizajn je korak u ciklusu standarda dizajna u kome je funkcionalan dizajn elektronskog kola konvertovan u reprezentaciju bulove algebre, aritmetičke operacije, kontrolisan protok, idr. Čest ispis ovog koraka je RTL opis. Logički dizajn je često praćen i dizajnom kola. U modernoj automizaciji elektronskog dizajna delovi logičkog dizajna mogu biti automatizovani koristeći alate sinteze visogog stepena bazirane na opisu ponasanja kola.

Različite reprezentacije Boolean operacija

Logičke operacije se obično sastoje od I, ILI , NI, KSILI operacija, i predstavnjaju najosnovije forme operacija u elektronskom kolu. Aritmetičke operacije se obično implementuju sa korišćenjem logičkih operatora. Kola kao sto su binarni množilac ili binarni dodavč su primeri mnogo kompleksnijih binarnih operacija koje se mogu implementirati koristeći osnovne logičke operatore.

Sinteza visokog stepena

Glavni članak: Sinteza visokog stepena

Sa ciljem povećanja produktivnosti dizajnera, naučni rad na sintezi kola definisan na nivou ponažanja dovelo je do pojave komercijalnih rešenja u 2004, koji su korišćeni za kompleksne ASIC i FPGA dizajn. Ti alati automacki sznetišu kola C nivoa na specifičan nivo transfera registra RTL, koji se može koristiti kao unos za logički protok sinteze nivoa kapije. Danas, sinteza visokog nivoa, takođe poznata kao ESL sinteza, u suštini referiše na sintezu kola od jezika visokog nivoa kao ANSI C/C++, gde logička sinteza referiše sintezu od strukturalne ili od funkcionalne do RTL.

Logička minimizacija više nivoa

Vidi još: Logička optimizacija i Minimizacija kola

Tipične praktične implementacije logičke funkcije koriste mrezu visokog nivoa logičkih elemenata. Počevši od RTL opisa dizajna, alata za sintezu konstruiše odgovarajuću Boolean mrežu različitih nivoa. Dalje je ova mreža optimizovana da koristi nekolko tehnološki nezavisnih tehnika pre nego sto se izvrše tehnološki zavisne. Tipična cena funkcije u trajanju tehnološki nezavisne optimizacije je jednak bukvalnom broju faktornih representacija logičke funkcije.

Konačno, tehnološki zavisna optimizacija transformiše tehnološki nezavisno kolo u mrežu kapija u datoj tehnologiji. Jednostavna nagađanja se menjaju sa dosta konkretnijim. Mapiranje je ograničeno faktorima kao sto su slobodne kapije(logičke funkcije) u biblioteci tehnologija, veličina drajva za svaku kapiju, kasnjenje, struja i karakteristike svake kapije.

Vidi još

• Dijagram binarnog izbora
• Funkcionalna reprezentacija

Literatura

• Sherwani, Naveed A. (1999). Algorithms for VLSI physical design automation (3rd izd.). Kluwer Academic Publishers. str. 4. ISBN 978-0-7923-8393-2. 
• Electronic Design Automation For Integrated Circuits Handbook, by Lavagno, Martin, and Scheffer, ISBN 978-0-8493-3096-4 A survey of the field of Electronic design automation. The above summary was derived, with permission, from Volume 2, Chapter 2, Logic Synthesis by Sunil Khatri and Narendra Shenoy.
• A Consistent Approach in Logic Synthesis for FPGA Architectures, by Burgun Luc, Greiner Alain, and Prado Lopes Eudes, Proceedings of the international Conference on Asic (ASICON), Pekin, October (1994). стр. 104–107.
• Jie-Hong Jiang; Srinivas Devadas (2009). „Logic synthesis in a nutshell”. Ур.: Laung-Terng Wang; Yao-Wen Chang; Kwang-Ting Cheng. Electronic design automation: synthesis, verification, and test. Morgan Kaufmann. ISBN 978-0-12-374364-0. chapter 6. 
• Hachtel, Gary D.; Somenzi, Fabio (1996). Logic synthesis and verification algorithms. Springer. ISBN 978-0-7923-9746-5.  also as published as softcover ISBN 978-0-387-31004-6 in 2006
• Soha Hassoun; Tsutomu Sasao, ur. (2002). Logic synthesis and verification. Kluwer. ISBN 978-0-7923-7606-4.