Логички напор

Метода логичког напора, термин који су смислили Иван Сатерленд и Боб Спроул 1991. године, је једноставна техника која се користи за процену кашњења у ЦМОС колу. Ако се правилно користи, може помоћи у одабиру гејта за дату функцију (укључујући број неопходних фаза) и димензионирању гејта како би се постигло минимално могуће кашњење за коло.

Извођење кашњења у логичком гејту[уреди | уреди извор]

Кашњење је изражено као основна јединица кашњења, τ = 3RC, кашњење инвертора који покреће идентичан инвертор без икаквог додатног капацитета који се додаје интерконекцијама или другим оптерећењима; број без јединица повезан са овим је познат као нормализовано кашњење . (Неки аутори преферирају да дефинишу основну јединицу кашњења као феноут од 4 кашњења – кашњење једног инвертора који покреће 4 идентична интервтора). Апсолутно кашњење се тада једноставно дефинише као производ нормализованог кашњења гејта, d и τ :

d_{abs}=d\cdot \tau

У типичном процесу од 600nm τ је око 50 пс. За процес од 25nm, τ је око 20ps. У модерном 45nm процесима кашњење је приближно 4 до 5ps.

Нормализовано кашњење у логичком гејту може се изразити као збир два примарна термина: нормализовано паразитско кашњење, p (које је суштинско кашњење гејта и може се наћи узимајући у обзир да гејт не покреће оптерећење) и напор степена, f (што зависи од оптерећења као што је описано у наставку). Стога,

d=f+p

Напор степена је подељен на две компоненте: логички напор, g, који је однос улазне капацитивности датог гејта према оном инвертору који може да испоручи исту излазну струју (и стога је константа за одређену класу гејта и може се описати као хватање интринзичних својстава гејта), и електрични напор, h, који је однос улазне капацитивности оптерећења и капацитивности гејта. Имајте на уму да "логички напор" не узима у обзир оптерећење и стога имамо израз "електрични напор" који узима у обзир оптерећење. Напор степена је онда једноставан:

f=gh

Комбиновање ових једначина даје основну једначину која моделира нормализовано кашњење кроз један логички гејт:

d=gh+p

Процедура за израчунавање логичког напора једне фазе[уреди | уреди извор]

ЦМОС инвертори дуж критичне путање су обично дизајнирани са гама једнаком 2. Другим речима, пФЕТ инвертора је пројектован са двоструко већом ширином (а самим тим и двоструком капацитивношћу) од нФЕТ инвертора, како би се добио приближно исти пФЕТ отпор као и нФЕТ отпор, како би се добило приближно једнако повлачење. горња струја и силазна струја. ^[1] ^[2]

Изаберите величине за све транзисторе тако да је излазни погон гејта једнак излазном погону претварача направљеног од ПМОС величине 2 и НМОС величине 1.

Излазни погон гејта једнак је минимуму – преко свих могућих комбинација улаза – излазног погона гејта за тај улаз.

Излазни погон гејта за дати улаз је једнак погону на његовом излазном чвору.

Погон на чвору једнак је збиру погона свих транзистора који су укључени и чији је извор или одвод у контакту са дотичним чвором. ПМОС транзистор је омогућен када је напон на гејта 0. НМОС транзистор је омогућен када је напон на гејту 1.

Када су величине изабране, логички напор излаза гејта је збир ширина свих транзистора чији је соурс или дрејн у контакту са излазним чвором. Логички напор сваког улаза до гејта је збир ширина свих транзистора чији је гејт у контакту са тим улазним чвором.

Логички напор целог гејта је однос њеног излазног логичког напора према збиру улазних логичких напора.

Вишестепене логичке мреже[уреди | уреди извор]

Главна предност методе логичког напора је да се брзо може проширити на кола састављена од више фаза. Укупно нормализовано кашњење путање Д може се изразити у смислу укупног напора путање, F, и паразитног кашњења путање P (што је збир појединачних паразитских кашњења):

D=NF^{1/N}+P

Напор путање се изражава у смислу логичког напора пута G (производ појединачних логичких напора гејтова) и електричног напора пута H (однос оптерећења путање и њене улазне капацитивности).

За путање где сваки гејт покреће само један додатни гејт (тј. следећи гејт на путањи),

F=GH

Међутим, за кола која се гранају, потребно је узети у обзир додатни напор гранања b; то је однос укупне капацитивности коју покреће гејт и капацитивности на путу од интереса:

b={\frac {C_{onpath}+C_{offpath}}{C_{onpath}}}

Ово даје напор гранања путање B који је производ напора гранања у појединачним фазама; укупан напор пута је тада

F=GHB

Може се видети да је b = 1 за гејтове који покрећу само један додатан гејт, фиксирајући B = 1 и узрокујући да се формула редукује на ранију верзију без гранања.

Минимално кашњење[уреди | уреди извор]

Може се показати да се у вишестепеним логичким мрежама минимално могуће кашњење дуж одређене путање може постићи пројектовањем кола тако да напори степена буду једнаки. За дату комбинацију гејтова и познатог оптерећења, B, G и H су сви фиксни, што доводи до тога да је F фиксиран; стога појединачни гејтови треба да буду тако димензионирани да су појединачни напори степена

f=F^{1/N}

где је N број степени у колу.

Примери[уреди | уреди извор]

Кашњење у инвертору[уреди | уреди извор]

По дефиницији, логички напор g инвертора је 1. Ако инвертор покреће еквивалентни инвертор, електрични напор h је такође 1.

Паразитно кашњење p инвертора је такође 1 (ово се може наћи разматрањем Елмореовог модела кашњења инвертора).

Према томе, укупно нормализовано кашњење инвертора који покреће еквивалентни инвертор је

d=gh+p=(1)(1)+1=2

Кашњење у НИ и НИЛИ гејту[уреди | уреди извор]

Логички напор НИ гејта са два улаза је израчунато као g = 4/3 јер НИ гејт са улазном капацитивношћу 4 може да покреће исту струју као и инвертор, са улазним капацитетом 3. Слично, логички напор НИ гејта са два улаза може се наћи као g = 5/3. Због мањег логичког напора, НИ гејтови су типично пожељније него НИЛИ гејтови.

За веће гејтове, логичан напор је следећи:

Логички напор за улазе статичких ЦМОС гејтове, са гама = 2
Тип гејта	1	2	3	4	5	н
	Број улаза
Инвертор	1	Н/А	Н/А	Н/А	Н/А	Н/А
НИ	Н/А	${\frac {4}{3}}$	${\frac {5}{3}}$	${\frac {6}{3}}$	${\frac {7}{3}}$	${\frac {n+2}{3}}$
НИЛИ	Н/А	${\frac {5}{3}}$	${\frac {7}{3}}$	${\frac {9}{3}}$	${\frac {11}{3}}$	${\frac {2n+1}{3}}$

Нормализовано паразитско кашњење НИ и НИЛИ гејтова је једнако броју улаза.

Стога је нормализовано кашњење НИ гејта са два улаза која покреће идентичну копију себе (тако да је електрични напор 1)

d=gh+p=(4/3)(1)+2=10/3

а за гејт НИЛИ са два улаза кашњење је

d=gh+p=(5/3)(1)+2=11/3

Референце[уреди | уреди извор]

^ Bakos, Jason D. „Fundamentals of VLSI Chip Design”. University of South Carolina. стр. 23. Архивирано из оригинала 8. 11. 2011. г. Приступљено 8. 3. 2011.
^ Dielen, M.; Theeuwen, J. F. M. (1987). An Optimal CMOS Structure for the Design of a Cell Library. стр. 11.

Додатна литература[уреди | уреди извор]

Sutherland, Ivan E.; Sproull, Robert F.; Harris, David F. (1999). Logical Effort: Designing Fast CMOS Circuits. Morgan Kaufmann. ISBN 1-55860-557-6.
Weste, Neil H. E.; Harris, David (2011). CMOS VLSI Design: A Circuits and Systems Perspective, 3rd Ed. Pearson/Addison-Wesley. ISBN 978-0-321-54774-3.

[1] Bakos, Jason D. „Fundamentals of VLSI Chip Design”. University of South Carolina. стр. 23. Архивирано из оригинала 8. 11. 2011. г. Приступљено 8. 3. 2011.

[2] Dielen, M.; Theeuwen, J. F. M. (1987). An Optimal CMOS Structure for the Design of a Cell Library. стр. 11.

[1]

[2]