Sinhrona dinamička memorija sa slučajnim pristupom

Sinhrona dinamička memorija sa slučajnim pristupom (Synchronous dynamic random access memory - SDRAM) je dinamička memorija slučajnog pristupa (DRAM) koja je sinhronizovana sa sistemskim magistralama. Klasični DRAM ima asinhroni interfejs, što znači da odgovara što je moguće brže na promene u kontrolnim ulazima. SDRAM ima sinhroni interfejs, što znači da on čeka na signal generatora takta pre nego što reaguje na kontrolu ulaza i zato se sinhronizuje sa računarskim sistemskim magistralama. Generator takta se koristi za interno konačno stanje mašine sa prihvatanjem dolaznih komandi. Prostor za skladištenje podataka je podeljen u nekoliko banaka, što omogućava čipu da radi na nekoliko memorijskih pristupnih komandi u jednom trenutku, ubačenih u odvojene banke. Ovo omogućava veće opsege pristupnih podataka u odnosu na asinhroni DRAM.

Pipeline (pipeline je skup elemenata za obradu podataka povezanih u seriji, gde je izlaz jednog elementa ulaz na sledeći). Pipeline omogućava da čip može da prihvati novu komandu pre nego što je završio obradu prethodne. U pipeline pisanju, napisanu komandu može odmah da sledi još jedna komanda, bez čekanja na pisanje podataka na memorijski niz. U pipeline čitanju, zatraženi podaci se pojavljuju nakon određenog broja ciklusa generatora takta posle čitanja komande (latentno), ciklusi generatora takta za vreme kojih se mogu poslati dodatne komande. (Ovo kašnjenje se zove latencija i važan je izvršni parametar u razmatranju prilikom kupovine SDRAM za računar.)

SDRAM se široko koristi u računarima; od originalnog SDRAM, dalje kroz generacije DDR (ili DDR1), a zatim su kroz DDR2 i DDR3 ušli masovno na tržište, i sa DDR4 koji se trenutno dizajnira i koji je predviđen da bude dostupan 2014. godine.

SDRAM istorija

Osam SDRAM ICs na PC100 DIMM paketu.

Iako je koncept sinhronog DRAM poznat od najmanje 1970. godine i korišćen je u ranim Intel procesorima, on je bio aktivan samo do 1993. godine, kada je SDRAM počeo svoj put ka univerzalnom prihvatanju u elektronskoj industriji. Godine 1993, Samsung je predstavio svoj KM48SL2000 sinhroni DRAM, i do 2000, SDRAM memorija je zbog boljih performansi zamenila gotovo sve ostale vrste DRAM-a u modernim računarima.

SDRAM latencija suštinski nije niža (brža) od asinhronog DRAM-a. Zaista, rani SDRAM je bio nešto sporiji nego savremeni rafal EDO DRAM zbog dodatne logike. Prednosti SDRAM-ovog internog baferovanja dolazi zbog njegove sposobnosti da ubaci operacije na više banaka memorije, čime se povećava efikasni propusni opseg.

Danas, gotovo svi SDRAM-ovi su proizvedeni u skladu sa standardima koji su ustanovljeni od strane JEDEC, elektronskog industrijskog udruženja, koje usvaja otvorene standarde za olakšavanje interoperabilnosti elektronskih komponenti. JEDEC je formalno usvojio svoj prvi SDRAM standard 1993. godine, a potom je usvojio i druge SDRAM standarde, uključujući i one za DDR, DDR2 i DDR3 SDRAM.

SDRAM je takođe dostupan u registrovanim varijantama, za sisteme koji zahtevaju veću skalabilnost, kao što su serveri i radne stanice.

Danas, najveći svetski proizvođači SDRAM-a su: Samsung Electronics, Panasonic, Micron Technologi i Hinik.

SDRAM tajming

Postoji nekoliko ograničenja DRAM performansi. Većina ističe da je to vremenski ciklus čitanja, vreme između uzastopnih čitanja operacija u otvorenom redu. Ovo vreme je smanjeno sa 10 ns za 100 MHz SDRAM na 5 ns za DDR-400, ali je ostalo relativno nepromenjeno kroz generacije DDR2-800 i DDR3-1600. Međutim, operativnim interfejs kolima u sve većim multiplikatorima fundamentalnog opsega čitanja, ostvariv protok je naglo porastao.

Drugo ograničenje je CAS latencija, vreme između snabdevanja adresne kolone i prijema odgovarajućih podataka. Opet, ovo je ostalo relativno konstantno na 10-15 ns za nekoliko poslednjih generacija DDR SDRAM.

Pri radu, CAS latencija je određeni broj ciklusa generatora takta programiranih u SDRAM-ovom mod registru i očekivana je od DRAM kontrolera. Svaka vrednost može da se programira, ali SDRAM neće ispravno da radi ako je vrednost suviše niska. Na većim opsezima generatora takta, korišćena CAS latencija u ciklusima generatora takta se prirodno povećava. 10-15 ns je 2-3 ciklusa (CL2-3) od 200 MHz generator takta DDR-400 SDRAMa, CL4-6 za DDR2-800, i CL8-12 za DDR3-1600. Sporiji ciklus generatora takta će prirodno omogućuti niže brojeve CAS latencionih ciklusa.

SDRAM moduli imaju svoje sopstvene vremenske specifikacije, koje mogu biti sporije od čipova na modulu. Kada su se 100 MHz SDRAM čipovi prvi put pojavili, neki proizvođači su prodali "100 MHz" module koji nisu mogli da rade pouzdano u tom opsegu generatora takta. Kao odgovor, Intel je objavio PC100 standard, koji utvrđuje uslove i smernice za proizvodnju memorijskih modula koji mogu pouzdano da rade na 100 MHz. Ovaj standard je jako uticajan, a termin "PC100" je brzo postao zajednički identifikator za 100 MHz SDRAM module, a moduli su sada obično označeni sa "PC"-prefiksom brojeva (PC66, PC100 ili PC133 - iako se stvarno značenje brojeva promenilo).

SDR SDRAM

64 MB zvučna memorja od Sound Blaster X-Fi Fatal1ty Pro koristi dva Micron 48LC32M8A2-75 C SDRAM čipa koji rade na 133 MHz (7.5 ns) 8-bit wide

Prvobitno jednostavno poznat kao SDRAM, single data rate (SDR) SDRAM može da prihvati jednu komandu i prenese jednu reč podataka po ciklusu generatora takta. Tipične frekvencije generatora takta su 100 i 133 MHz. Čipovi su napravljeni sa različitim veličinama magistralnih podataka (najčešće 4, 8 ili 16 bita), i čipovi si obično montiraju u 168-pin DIMM-ove da čitaju ili pišu 64 (non-ECC) ili 72 bita (ECC) u vremenu.

Korišćenje magistrale podataka je složeno i stoga zahteva složeno DRAM Controller kolo. To je zato što podaci napisani na DRAM-u moraju da budu predstavljeni u istom ciklusu kao komanda upisivanja, i čita proizvede izlaza 2 ili 3 ciklusa nakon komande za čitanje. DRAM kontroler mora da obezbedi da magistralni podaci nikada ne zahtevaju istovremeno čitanje i pisanje.

Tipični SDR SDRAM opsezi generatora takta su 66, 100, i 133 MHz (periodi 15, 10, i 7.5 ns). Opsezi gornjeg generatora takta do 150 MHz su bili dostupni za performanse entuzijasta.

SDRAM kontrolni signali

Sve komande su vremenske u odnosu na rastuće ivice signala generatora takta. Dodatno u generatoru takta postoje 6 kontrolnih signala, uglavnom niske aktivnosti, koje su uzorkovane na rastuću ivicu generatora takta:

• CKE Clock Enable. Kada je ovaj signal nizak, čip se ponaša kao da je stao generator takta. Nijedna od komandi se ne tumači i komanda latencija vremena ne prolazi. Stanje ostalih kontrolnih linija nije relevantno. Efekat ovog signala je zapravo kašnjenje od strane jednog ciklusa generatora takta. To jest, trenutni ciklus generatora takta nastavlja da funkcioniše kao i obično, ali sledeći ciklus generatora takta se ignoriše, osim što se opet testira CKE ulaz. Normalne operacije se nastavljaju na rastućoj ivici generatora takta posle one u kojoj je CKE uzorak visok.

Drugim rečima, sve druge čip operacije su vremenski odnosne na rastuću ivicu maskirnog generatora takta. Maskirani generator takta je logičko I ulaznog generatora takta i stanja CKE signala tokom prethodne rastuće ivice ulaznog generatora takta.

• /CS Chip Select. Kada je ovaj signal visok, čip ignoriše sve druge inpute (osim CKE), a deluje kao da je komanda NOP primljena.

• DQM Data Mask. (Slovo Q se pojavljuje zato što su, sledeće digitalne logičke konvencije, linije podataka poznate kao "DQ" linije.) Kada je on visok, ovi signali potiskuju podatke U/I. Kada prati upisivanje podataka, podaci zapravo nisu napisani na DRAM-u. Kada se potvrde dva visoka ciklusa pre ciklusa čitanja, podaci čitanja nisu izlaz iz čipa. Postoji jedna linija DKM po 8 bita na k16 memorijskom čipu ili DIMM-u.

Komandni signali

• /RAS Row Address Strobe. Uprkos imenu, to nije strob, već jednostavno bitna komanda. Uz /CAS i /VE, ona bira jednu od 8 komandi.
• /CAS Column Address Strobe. Uprkos imenu, to nije strob, već jednostavno bitna komanda. Uz /RAS i /VE, ona bira jednu od 8 komandi.
• /WE Write enable. Uz /RAS i /CAS, ona bira jednu od 8 komandi. To obično razlikuje komande čitanje-poput od komande pisanje-poput.

Bank Selection (BAn)

SDRAM uređaji su interno podeljeni na bilo 2, 4 ili 8 nezavisnih internih banaka podataka. Jedan do tri banke adresnih ulaza (BA0, BA1 i BA2) se koriste za izbor koja banka komanda je usmerena u pravcu.

Adresiranje (A10/An)

Mnoge komande takođe koriste adrese predstavljene na adresi ulaznih pinova. Neke komande, koje ili ne koriste adrese, ili predstavljaju kolone adrese, takođe koriste A10 za izbor varijante.

Komande

Komande su definisane kao:

/CS	/RAS	/CAS	/WE	BAn	A10	An	Komanda
H	x	x	x	x	x	x	Komanda sprečena (Nema operacije)
L	H	H	H	x	x	x	Nema operacije
L	H	H	L	x	x	x	Rafalni režim: zaustaviti rafalno čitanje ili pisanje koje je u toku.
L	H	L	H	bank	L	column	Čitati: čitati rafalne podatke iz trenutno aktivnog reda.
L	H	L	H	bank	H	column	Čitati sa auto precharge(prethodni naboj): kao gore, i precharge (zatvoreni red) kada završi.
L	H	L	L	bank	L	column	Pisati: pisati rafalne podatke iz trenutno aktivnog reda.
L	H	L	L	bank	H	column	Pisati sa auto precharge(prethodni naboj): kao gore, i precharge (zatvoreni red) kada završi.
L	L	H	H	bank	row		Aktivno (aktivirati): otovoriti red za komande Čitati i Pisati.
L	L	H	L	bank	L	x	Precharge: Napunjeno: Deaktivirati (zatvoriti) tekući red selektovane banke.
L	L	H	L	x	H	x	Ukupna napunjenost: Deaktivirati (zatvoriti) tekući red svih banaka.
L	L	L	H	x	x	x	Automatsko osvežavanje: Osvežiti jedan red svake banke, korišćenjem intrernog brojača. Sve banke moraju da budu napunjene.
L	L	L	L	0 0	mode		Opterećeni mod registar: A0 kroz A9 se učitavaju za konfiguraciju DRAM čipa. Najznačajnije postavke su CAS latency (2 or 3 cycles) latencija (2 ili 3 ciklusa) i konačna dužina (1, 2, 4 ili 8 ciklusa).

Sve SDRAM generacije (SDR i DDRx) koriste suštinski iste komande, sa promenama koje su:

• Dodatni adresni bitovi da podrže veće uređaje
• Dodatne banke izabranih bitova
• Širi mod registri (DDR2 i koriste gore do 13 bita, A0-A12)
• Dodatni prošireni mod registri (izabrani od strane Banke adresnih bitova)
• DDR2 briše komandu Rafalni Režim; DDR3 ga ponovo označava kao "ZK kalibracija“

SDRAM konstrukcija i funkcionisanje

512 MB SDRAM DIMM (koji sadrži 512 MiB (mebibytes) = 512 × 220 bajta = 536.870.912 bajtova tačno), može da bude od 8 ili 9 SDRAM čipova, od kojih svaki sadrži 512 Mbit skladištenja, a svaki od njih doprinosi sa 8 bitova za DIMM i sa 64 - ili 72-bit širinom. Tipičan 512 Mbit SDRAM čip interno sadrži 4 nezavisne 16 MB (MiB) memorijske banke. Svaka banka je niz od 8,192 reda, 16.384 bita svaki. Banka je ili u stanju mirovanja, ili je aktivna, ili se menja od jedne do druge varijante.

Aktivna komanda aktivira neiskorišćenu banku. Ona predstavlja 2-bitnu adresu banke (BA0 BA1) i 13-bitnu rednu adresu (A0 A12), i izaziva čitanje tog reda u bankovnom nizu svih 16.384 kolona čulnim pojačalima. Ovo je takođe poznato kao „otvaranje“ reda. Ova operacija ima sporedni efekat osvežavanja dinamičkih (kapacitivnih) skladišnih memorijskih ćelija tog reda.

Kada je red aktiviran ili „otvoren“, komande Čita i Piše su moguće u tom redu. Aktivacija zahteva minimalni iznos vremena, koji se zove kašnjenje reda-na-kolonu, ili t_RCD pre nego što se na njemu može javiti čitanje ili pisanje. Ovo vreme, zaokruženo na naredni umnožak perioda generatorskog takta, navodi minimalni broj ciklusa čekanja između Aktivne komande, i komande Čita ili Piše. Tokom ovih ciklusa čekanja, dodatne komande se mogu poslati na drugim bankama, jer svaka banka posluje potpuno nezavisno.

Obe komande, Čitaj i Piši, zahtevaju adresu kolone. Zato što svaki čip pristupa 8 bitnim podacima u isto vreme, zato postoje 2048 mogućih adresa kolona koje zahtevaju samo 11 adresnih linija (A0 A9, A11).

Kada je izdata komanda Čitaj, SDRAM će proizvesti odgovarajuće izlazne podatke na DQ linijama u vreme rasta ivica generatora takta 2 ili 3 ciklusa generatora takta kasnije (u zavisnosti od konfigurisane latencije CAS). Naknadne reči rafala će se proizvoditi u vreme narednih rastućih ivica generatora takta.

Komanda Piši je propraćena podacima koji će biti upisani na disk na DQ linijama u vremenu istog rasta ivica generatorskog takta. Dužnost je memorijskog kontrolera da obezbedi da SRDAM ne vodi podatke čitanja na DQ linije u isto vremenu kada on treba da vodi podatke pisanja na tim linijama. Ovo se može uraditi čekanjem dok se ne završi rafal čitanja, okončanjem rafala čitanja, ili pomoću DQM kontrolnih linija.

Kada memorijski kontroler treba da pristupi drugom redu, on prvo mora da vrati i pojača osećaj banke ka neaktivnom stanju, i da ona bude spremna da oseti sledeći red. Ovo je poznato kao "precharge" operacija, ili „zatvaranje“ reda. Precharge može da bude izvršen eksplicitno, ili može da se izvrši automatski pri zaključenju operacija čitaj ili piši. Opet, postoji minimalno vreme, Precharge Delay red, t_RP, koje mora da protekne pre nego što ta banka ne postane potpuno beskorisna i ona može da primi još jednu aktiviranu komandu.

Iako je osvežavanje reda automatski sporedni efekat njegovog aktiviranja, postoji minimalno vreme da se to dogodi, koje zahteva minimalno redno pristupno vremensko kašnjenje t_RAS između Aktivne komande koja otvara red i odgovarajuće precharge komande koja ga zatvara. Ovo ograničenje je obično relativno malo u odnosu željene komande čitanja i pisanja u redu, tako da njegova vrednost ima malo uticaja na tipične performanse.

Komandne interakcije

Komanda bez operacija je uvek dozvoljena.

Opterećeni režim registarskih komandi zahteva da sve banke budu u stanju mirovanja, i kašnjenje nakon toga mora da omoguće da promene budu delotvorne.

Komanda automatskog osvežavanja takođe zahteva da sve banke budu u stanju mirovanja, a potrebno je vreme osvežavanja ciklusa tRFC da vrati čip u status pripravnosti. (Ovo vreme je obično jednako t_RCD+t_RP.)

Jedina druga komanda koja je dozvoljena za banku mirovanja je aktivna komanda. Ovo uzima, kao što je već pomenuto, t_RCD pre nego što se red potpuno otvori i može da prihvati komande čitati i pisati.

Kada je banka otvorena, postoje četiri dozvoljene komande: čitati, pisati, rafalni režim, i precharge. Komande čitati i pisati počinju rafalno, mogu se prekinuti pomoću sledećih komandi.

Prekid rafalnog čitanja

Komanda čitanje, rafalni režim, ili precharge, može da bude izdata u bilo koje vreme nakon komande čitati, i prekinuće rafalno čitanje posle konfigurisane CAS latencije. Dakle, ako se komanda čitati daje na ciklusu 0, druga komanda čitati daje se na ciklusu 2, a CAS latencija je na 3, onda prvo komanda čitati će početi sa rafalnim podacima tokom ciklusa 3 i 4, i tada će se rezultati iz druge komande čitanja pojaviti počevši od 5. ciklusa.

Ako je komanda koja se emituje na ciklusu 2 u rafalnom režimu, ili precharge od aktivne banke, onda nema izlaza koji će biti generisan tokom ciklusa 5.

Iako prekinuto čitanje može da bude na bilo kojoj aktivnoj banci, komanda precharge će samo prekinuti rafal čitanja ako je u istoj banci ili svim bankama; komanda precharge u drugoj banki neće prekidati rafal čitanja.

Prekid rafalnog čitanja pomoću komandi pisati je moguće, ali je teže. To može da se uradi, ako se DQM signal koristi za potiskivanje izlaza iz SDRAM, tako da memorijski kontroler može voditi podatake preko DQ linija na SDRAM u vremenu pisanja operacije. Pošto efekti DQM na podacima čitanja kasne za 2 ciklus, to su efekti DQM na podacima pisanja neposredni, a DQM mora biti podignut (da maskiraj pročitane podatke) sa početkom u najmanje dva ciklusa pre komande pisanja, ali mora da se spusti za ciklus komande pisanja (pod pretpostavkom da se želi da komanda pisati ima efekta).

Na taj način se samo u dva ciklusa generatora takta zahteva pažljiva koordinacija između vremena SDRAM potrebnog za isključenje njegovog izlaza na ivici generatora takta i vreme kada se podaci moraju isporučuiti kao ulaz za SDRAM za pisati na sledećoj ivici generatora takta. Ako je frekvencija generatora takta suviše visoka da omogući dovoljno vreme, može da se desi potreba za tri ciklusa.

Ako komanda čitanje uključuje automatski-precharge, precharge počinje isti ciklus kao komanda prekida.

SDRAM rafalne naredbe

Moderan mikroprocesor sa kešom će generalno pristupiti memoriji u jedinicama keš linija. Pri prenosu, 64-bajt keš linija zahteva 8 uzastopnih pristupa na 64-bitnom DIMM-u, koji može ceo da se aktivira jednom komandom čitati ili pisati pomoću komfiguracije SDRAM čipova, korišćenjem mod registra, u obavljanju 8-rečnog rafala.

Donošenje keš linija je obično izazvano čitanjem iz određene adrese, i SDRAM omogućava da se „kritična reč“ keš linije prva prenosi. ("Reč“ se ovde odnosi na širinu SDRAM čipa ili DIMM, koja ima 64 bita za tipični DIMM.) SDRAM čipovi podržavaju dve moguće konvencije za naručivanje preostalih reči u keš liniji.

Rafal uvek pristupa svrstavanju blok BL uzastopnih reči počevši od umnoška BL. Tako, na primer, 4-rečni rafalni pristup svakoj adresnoj koloni od 4 do 7 će vratiti reči 4 7. Naredba, međutim, zavisi od zahtevane adrese, i konfigurisanog tipa rafalne opcije: sekvencijalna ili umetanje. Tipično, memorijski kontroler će zahtevati jedno ili drugo.

Kada je dužina rafala 1 ili 2, tip rafala nije bitan. Za dužine rafala od 1, zahtevana reč je samo pristupna reč. Za dužinu rafala od 2, zahevana reč pristupa prva, a druga reč u bloku svrstavanja pristupa druga. Ovo je sledeća reč ako je adresa navedena, a prethodna reč ako je navedena neparana adresa.

Za sekvencijalni rafalni mod, kasnije reči pristupaju u povećanom adresnom redu, koji se pakuje nazad na početak bloka kada se dođe do kraja. Tako, na primer, za dužinu rafala od 4, i zahtevane kolone adrese 5, reči će pristupati u redosledu 5-6-7-4. Ako je dužina rafala bila 8, pristupni red bi bio 5-6-7-0-1-2-3-4. To se radi dodavanjem brojača na koloni adrese, i ignoriše se prenos iz prošlosti i dužina rafala.

Ubačeni rafalni mod izračunava adresu pomoću ekskluzivnosti ili operacija između brojača i adrese. Koristeći istu početnu adresu od 5, 4-rečni rafal će vratiti reči u redosledu 5-4-7-6. 8-rečni rafal će biti 5-4-7-6-1-0-3-2. Iako to više zbunjuje ljude, to može biti lakše za sprovođenje u hardveru, i preferira se od strane Intel mikroprocesora.

Ako je zahtevana kolona adrese na početku bloka, oba rafal moda vraćaju podatke u istom redosledu sekvencijalne seknevce 0-1-2-3-4-5-6-7. Razlika je jedino bitna ako je donošenje keš linije iz memorije u kritična-reč-prvi red.

SDRAM mod registar

Jedna brzina podataka SDRAM ima jedan 10-bitni programabilni mod registar. Kasnije, dvostruka brzina podataka SDRAM standardizuje dodatak dodatnih mod registra, koji su adresirani korišćenjem bankovnih adresnih pinova. Za SDR SDRAM, banka adresnih pinova i adrese linija A10 i gornje, se ignorišu, ali bi trebalo da bude nula za vreme mod registra pisati.

Bitovi M9 kroz M0 su predstavljeni na adresnim linijama A9 kroz A0 za vreme opterećenog mod registra ciklusa.

1. M9: Napiši rafalni mod. Ako je 0, napiši koristi rafalnu dužinu čitanja i mod. Ako je 1, svi upisi su ne-rafalni (singl lokacija).
2. M8 , M7: Mod rad. Rezervisan, i mora biti 00.
3. M6, M5, M4: CAS latentncija. Generalno samo 010 (CL2) i 011 (CL3) su legalni. Određuje broj ciklusa između komande čitanja i izlaznih podataka iz čipa. Čip ima fundamentalni limit na ovoj vrednosti u nanosekundama; za vreme inicijalizacije, memorijski kontroler mora da koristi svoje znanje o frekvenciji generatorskog takta da bi preveo taj limit u cikluse.
4. M3: Rafalni tip. 0 - zahteva sekvencijalne rafalne naredbe, dok 1 zahteva ubačene rafalne naredbe.
5. M2 , M1 , M0: Rafalna dužina. Vrednosti 000, 001 , 010 i 011 određuju rafalnu veličinu od 1, 2, 4 ili 8 reči. Svako čitati (i pisati, ako je M9 jednako 0) izvršiće te mnoge pristupe, osim ako nije bilo prekida zaustavljanjem rafala ili druge komande. Vrednost od 111 navodi pun-redni rafal. Rafal će nastaviti sve dok ne dođe do prekida. Puni-radni rafali su dozvoljeni samo uz sekvencijalni tip rafala.

Kasniji (dvostruka brzina prenosa podataka) SDRAM standardi koriste više mod registarskih bitova, i obezbeđuju dodatne mod registre koji se zovu Prošireni Mod registri. Registarski broj je kodiran na banci adresnih pinova tokom komande Opterećeni Mod Registar. Na primer, DDR2 SDRAM ima 13-bitni Mod Registar, 13-bit Prošireni Mod Registar #1 (EMR1), i 5-bitni Prošireni Mod Regista #2 (EMR2).

Automatsko osvežavanje

Moguće je da se osveži RAM čip otvaranjem i zatvaranjem (aktiviranje i precharging) svakog reda u svakoj banci. Međutim, da bi se pojednostavio memorijski kontroler, SDRAM čipovi treba da podrže "Auto Refresh" komandu, koja obavlja ove operacije u jednom redu u svakoj banci istovremeno. SDRAM takođe održava interni brojač, koji se primenjuje preko svih mogućih redova. Memorijski kontroler mora jednostavno da izda dovoljan broj Auto Osvežavajućih komandi (jedna po redu, 4096 u primeru koji je korišćen) svakog osvežavajućeg intervala (tREF = 64 ms je uobičajena vrednost). Sve banke moraju biti u stanju mirovanja (zatvorene, precharged) kada se izdaje ova komanda.

Mod niske moći

Kao što je pomenuto, generatorski takt omogućenog (CKE) ulaza se može koristiti za efikasno zaustavljanje generatora takta u SDRAM. CKE ulaz je uzorkovan svakom rastućom ivicom generatorskog takta, a ako je on nizak, sledeća rastuća ivica generatorskog takta se ignoriše za sve druge svrhe osim provere CKE. Dokle god je CKE nizak, to je dozvoljeno da se promeni generatorsli takt, ili čak da se generatorsli takt zaustaviti u potpunosti.

Ako je CKE nizak dok SDRAM obavlja operacije, on se jednostavno „zamrzne“ u mestu dok se CKE ponovo ne podigne.

Ako je SDRAM neaktivan (sve banke su zatvorene, nijedna komanda u toku) kada je CKE nizak, SDRAM automatski ulazi u napajajući-donji mod, uzimajući minimalno napajanje sve dok se CKE ponovo ne podigne. Ovo ne sme da traje duže od intervala maksimalnog osvežavanja t_REF, ili sadržaj memorije može da se izgubi. Dozvoljeno je da se zaustavi generatorski takt u potpunosti za ovo vreme radi dodatne uštede snage.

Konačno, ako je CKE snižen u isto vreme kada je komanda automatskog osvežavanja poslata na SDRAM, tada SDRAM ulazi samo-osvežavajući mod. To je kao snaga nadole, ali SDRAM koristi na-čip tajmer za generisanje internih ciklusa osvežavanja po potrebi. Generator takta može biti prekinut tokom ovog vremena. Dokle samo-osvežavajući mod troši nešto više snage od snage-donjeg moda, što omogućava da memorijski kontroler bude potpuno onemogućen, i što obično više nego pravi gornju razliku.

SDRAM koji je dizajniran za uređaj sa baterijskim napajanjem nudi neke dodatne opcije za uštedu energije. Jedna je temperaturno-zavisno osvežavanje: na-čipu temperaturni senzor smanjuje brzinu osvežavanja na nižim temperaturama, pre nego što izvrši najgori slučaj brzine. Druga je selektivno osvežavanje, koje ograničava samo-osvežavanje u delu DRAM niza. Frakcija koja je osvežena konfigurisana je korišćenjem proširenog mod registra. Treća, realizovana u Mobile DDR (LPDDR) i LPDDR2 je „duboko dole snaga“ mod, koji poništava memoriju i zahteva punu reinicijalizaciju da bi iz nje izašla. Ovo se aktivira slanjem komande „rafalni režim“ dok se snižava CKE.

Generacije SDRAM

SDR SDRAM (sinhroni DRAM sa brzinom jedne reči)

Ovaj tip SDRAM je sporiji od DDR varijanti, zato što se samo jedna reč podataka prenosi po ciklusu generatora takta (brzina jednog podatka). Ali ovaj tip je takođe brži od prethodnika EDO-RAM i FPM-RAM koji uzimaju tipično 2 ili 3 generatora takta u prenosu jedne reči podataka.

DDR1 SDRAM

Iako je pristupna latencija DRAM-a u osnovi ograničena DRAM nizom, DRAM ima veoma visok potencijal propusnog opsega, jer je svako unutrašnje čitanje zapravo red mnogo hiljada bitova. Više od ovog raspoloživog propusnog opsega ponuđen je korisnicima, tako što je razvijen interfejs dvostruke brzine podataka. On koristi iste komande, koje su prihvaćene jednom po ciklusu, ali čita ili piše dve reči podataka po ciklusu. DDR interfejs to postiže čitanjem i pisanjem podataka i na prednjoj i na zadnjoj ivici signala generatora takta. Pored toga, neke manje promene SDR interfejs tajminga su napravljene u ovoj perspektivi, a napajanje je smanjeno sa 3,3 na 2,5 V. Kao rezultat toga, DDR nije kompatibilan sa SDR SDRAM.

Tipični DDR SDRAM generatori takta su vrednosti 133, 166 i 200 MHz (7.5, 6 i 5 i ns/ciklus), i obično se opisuje kao DDR-266, DDR-333 i DDR-400 (3.75, 3 i 2.5 ns i po bitu). Odgovarajući 184-pin DIMM-ovi su poznati kao PC-2100, PC-2700 i PC-3200. Performanse do DDR-550 (PC-4400) su cenovno povoljne.

DDR SDRAM (neki put nazvan DDR1 za veliku jasnoću) udvostručuje minimalnu jedinicu čitanja ili pisanja; svaki pristup se odnosi na najmanje dve uzastopne reči.

DDR2 SDRAM

DDR2 je veoma sličan DDR SDRAM, ali ponovo udvostručuje minimalnu jedinicu čitati ili pisati, do 4 uzastopnih reči. Magistralni protokol je takođe pojednostavljen da bi dozvolio više performansnih operacija. (Konkretno, komanda „rafalni režim“ se briše.) Ovo omogućava da magistralna brzina SDRAM bude udvostručena bez povećanja brzine generatora takta unutrašnjih RAM operacija; umesto toga, unutrašnje operacije se obavljaju u jedinicama 4 puta široke kao SDRAM. Takođe, ekstra banka adresni pin (BA2) je dodat da dozvoli 8 banaka na velikim RAM čipovima.

Tipične vrednosti DDR2 SDRAM generator takta su 200, 266, 333 ili 400 MHz (periodi 5, 3,75, 3 i 2,5 ns), i generalno su opisani kao DDR2-400, DDR2-533, DDR2-667 i DDR2-800 (periodi 2.5, 1.875, 1.5 i 1,25 ns). Odgovarajući 240-pin DIMM-ovi su poznati kao PC2-3200 kroz PC2-6400. DDR2 SDRAM je sada dostupan na brzini generatora takta od 533 MHz generalno opisanog kao DDR2-1066 i odgovarajući DIMM-ovi su poznati kao PC2-8500 (takođe nazvan PC2-8600 u zavisnosti od proizvođača). Performanse do DDR2-1250 (DDR2-10000) su cenovno dostupne.

Treba imati na umu da zbog unutrašnjih operacija sa 1/2 brzine generatora takta, DDR2-400 memorija (Internal Clock Rate 100 MHz) ima nešto veću latenciju od DDR-400 (Internal Clock Rate 200 MHz).

DDR3 SDRAM

DDR3 nastavlja trend udvostručenja minimalne čitati ili pisati jedinice sa 8 uzastopnih reči. Ovo omogućava još jedno dupliranje propusnog opsega i spoljne magistralne brzine, bez potrebe za promenom brzine generatora unutrašnjih operacija, samo širinom. Za održavanje 800-1600 M transfera/s (obe ivice na 400-800 MHz generatorskog takta), interni RAM niz mora da izvrši 100-200 M preuzimanja u sekundi.

Opet, sa svakim dupliranjem, mana je povećana latencija. Kao i kod svih DDR SDRAM generacija, komande su i dalje ograničene na jednu ivicu generatorskog takta i komande latencije su date u izrazu ciklusa generatora takta, koji su pola brzine od obično citirane brzine prenosa (CAS latencija od 8 sa DDR3-800 je 8/(400 MHz) = 20 ns, ista latencija od CAS2 na PC100 SDR SDRAM).

DDR3 memorijski čipovi se prave komercijalno, i računarski sistemi koji ih koriste bili su dostupni od druge polovine 2007. godine, sa značajnom upotrebom od 2008. godine pa na dalje. Početne brzine generatorskog takta bile su 400 i 533 MHz, koje su opisane kao DDR3-800 i DDR3-1066 (PC3-6400 i PC3-8500 moduli), a 667 i 800 MHz, opisani kao DDR3-1333 i DDR3-1600 (PC3-10600 i PC3-12800 moduli) su sada uobičajeni. Performanse do DDR3-2800 (PC3 22400 moduli) su cenovno dostupni.

DDR4 SDRAM

DDR4 SDRAM je naslednik DDR3 SDRAM. Otkriven je od strane Intel Developer Forum u San Francisku 2008. godine, a trebalo je da bude pušten na tržište tokom 2011. godine. Tajming je značajno varirao tokom svog razvoja - prvobitno je očekivano da bude pušten 2012. godine, a kasnije (tokom 2010. godine) se očekivalo da bude pušten 2015. godine, pre nego što su uzorci najavljeni početkom 2011. godine, a proizvođači su počeli sa objavama da je komercijalna proizvodnja i puštanje na tržište predviđeno 2012. godine. Očekuje se da DDR4 dostigne masovno tržište oko 2015. godine, što je uporedivo sa DDR3 koji je za oko 5 godina postigao masovnu tranziciju na tržištu u odnosu na DDR2.

Za nove čipove se očekuje da rade na 1,2 V ili manje, u odnosu na 1,5 V za DDR3 čipove, i imaju više od 2 biliona prenosnih podataka u sekundi. Očekuje se da će biti uvedeni sa frekventnim brzinama od 2133 MHz, sa procenom da rastu do potencijalnih 4266 MHz i smanjenog napona od 1,05 V do 2013. godine.

DDR4 neće ponovo udvostručiti unutrašnju prethodno donetu širinu, ali će koristiti isti prethodno doneti 8N kao DDR3. Tako, biće potrebno da se ubaci čitanje iz nekoliko banaka da bi se zadržali podaci magistralne zauzetosti.

U februaru 2009. godine, Samsung je proverio 40 nm DRAM čipove, što se smatra „značajanim korakom“ ka razvoju DDR4, budući da su od 2009. godine tekući DRAM čipovi samo počeli da migriraju u procesu od 50 nm. Januara 2011. godine, Samsung je najavio završetak i dao na ispitivanje 30 nm 2 GB DDR4 DRAM modul. On ima maksimalni propusni opseg od 2.13 Gbit/s na 1,2 V, koristi tehnologiju pseudo otvorenih mozgova i vuče 40% manje snage od ekvivalentnih DDR3 modula.

Odlike mape

Tip	Karakteristične izmene
SDRAM	Vcc = 3.3 V Signal: LVTTL
DDR1	Pristup je ≥2 reči Dupli generatorski takt Vcc = 2.5 V 2.5 - 7.5 ns po ciklusu Signal: SSTL_2 (2.5V)
DDR2	Pristup je ≥4 reči „Rafalni režim“ je uklonjen 4 jedinice se koriste u paraleli 1.25 - 5 ns po ciklusu Unutrašnje operacije su na 1/2 brzine generatorskog takta. Signal: SSTL_18 (1.8V)
DDR3	Pristup je ≥8 reči Signal: SSTL_15 (1.5V) Mnogo duža CAS latencija
DDR4	Vcc ≤ 1.2 V tačka-do-tačke (jedan modul po kanalu)

Iznevereni naslednici

Pored DDR, bilo je nekoliko drugih predloženih memorijskih tehnologija za SDR SDRAM.

Rambus DRAM (RDRAM)

RDRAM je vlasnička tehnologija koja se takmičila sa DDR. Njegova relativno visoka cena i razočaravajući učinak (posledica visokih latencija i uskog 16-bitnog kanala sa podacima u odnosu na DDR-ove 64 bitne kanale) izazvao je da gubi trku uspeha sa SDR DRAM-om.

Sinhroni-Link DRAM (SLDRAM)

SLDRAM je hvalio bolje performanse i takmičio se sa RDRAM-om. On se razvio tokom kasnih 1990—ih godina od strane SLDRAM Konzorcijuma. SLDRAM Konzorcijum bio je sastavljen od oko 20 velikih proizvođača DRAM-a i računarske industrije. (SLDRAM Konzorcijum je registrovan kao SLDRAM Inc a onda je promenio ime u Advanced Memori International, Inc). SLDRAM je bio otvoren standard i nije zahtevao takse za izdavanje dozvola. Specifikacije koje su se zvale 64-bitne magistrale radile su na 200, 300 ili 400 MHz frekvenciji generatora takta. To se postizalo tako što su svi signali bili na istoj liniji, čime se izbegavalo vreme sinhronizacije višestrukih linija. Kao i DDR SDRAM, SLDRAM koristi duplu-pumpanu magistralu, koja mu daje efektivnu brzinu od 400, 600, ili 800 MT/s.

SLDRAM koristio 11-bitnu komandnu magistralu (10 komandnih bitova CA9: 0 plus jedna start-od-komandna FLAG linija) za prenos 40-bitnih paketa komande na 4 uzastopne ivice diferencijalnog komandnog generatora takta (CCLK/CCLK#). Za razliku od SDRAM, on nije imao po-čip izabrane signale; svaki čip je bio dodeljen ID (identifikator) kada se resetuje, i komanda je sadržala ID čip koji treba da ga obradi. Podaci su bili prebačeni u 4 - ili 8-rečne rafale preko 18-bitne (po čipu) magistrale podataka, koristeći jedan od dva diferencijalna podatka generatora takta (DCLK0/DCLK0# i DCLK1/DCLK1#). Za razliku od standardnog SDRAM, generatorski takt je bio generisan pomoću izvornih podataka (SLDRAM čip u slučaju operacije čitanja) i prenesen u istom smeru kao i podaci, i u velikoj meri smanjuje izobličenje podataka. Da bi se izbegla potreba za pauzom kada se izvor DCLK menja, svaka komanda precizira koji DCLK par će biti korišćen.

Osnovna komanda čitati/pisati sastoji se od (počevši sa CA9 od prve reči):

SLDRAM čita, piše ili red-op zahtevni paket

FLAG	CA9	CA8	CA7	CA6	CA5	CA4	CA3	CA2	CA1	CA0
1	ID8	Uređaj ID							ID0	CMD5
0	Komandni kod				CMD0	Banka			Red
0	Red (nastavak)									0
0	0	0	0	Kolona

• 9 bitni uređaj ID
• 6 bitna komanda
• 3 bitna bankarska adresa
• 10 ili 11 bitna redna adresa
• 5 ili 4 bita za rezervni red ili proširenu kolonu
• 7 bitna kolona adrese

Pojedinačni uređaji su imali 8-bitne ID. 9-bitno ID slanje u komandama bilo je korišćeno u adresama više uređaja. Bilo koje usklađene energetske-od-2 veličine grupe mogu da se adresuju. Ako je bio postavljen preneseni msbit, svi najmanje-značajni bitovi gore i uključujući najmanje značajni bit 0 na prenesenoj adresi bili su ignorisani za svrhu „je li ovo upućeno meni?". (Ako se ID8 bit zapravo smatra manje značajnim nego ID0, unicast adresa uparivanja postaje poseban slučaj ovog obrasca.)

Komanda za čitanje/pisanje imala je jasan msbit:

• CMD5 = 0
• CMD4 = 1 za otvaranje (aktiviranje) navedenog reda; CMD4 = 0 da bi se koristio trenutno otvoreni red
• CMD3 = 1 za prenos 8-rečnog rafala; CMD3 = 0 za 4-rečni rafal
• CMD2 = 1 za pisati, CMD2 = 0 za čitati
• CMD1 = 1 da zatvoriti red posle ovog pristupa; CMD1 = 0 da ga ostavi otvorenog
• CMD0 bira DCLK par za korišćenje (DCLK1 ili DCLK0)

Značajan propust iz specifikacije je bio moguć pisati po-bajtu; to je bio dizain za sisteme sa kešovima i ECC memorijom, koji se uvek pišu u multiplikatorima keš linije.

Dodatne komande (sa CMD5 setom) otvarale su i zatvarale redove bez prenosa podataka, obavljale su operacije osvežavanja, čita ili piše konfiguracije registara, i vršile druge operacije održavanja. Većina od ovih komandi podržale su dodatni 4-bitni sub-ID (poslat kao 5 bita, koristeći ista, više odredišta kodiranja kao primarni ID) koji može da se koristi za razlikovanje uređaja kojima su bili dodeljeni isti primarni ID, jer su oni bili povezani u paraleli i uvek čitali/pisali u isto vreme.

Postojao je broj od 8-bitnih kontrolnih registara i 32-bitna statusna registra za kontrolu različitih vremenskih parametara uređaja.

Virtualni memorijski kanal (VCM) SDRAM

VCM je vlasnički tip SDRAM koji je dizajniran od strane NEC, ali pušten kao otvoreni standard bez naknada za izdavanje dozvola. To je pin-kompatibilan sa standardnim SDRAM, ali sa drugačijim komandama.

Tehnologija je bila potencijalno konkurentna RDRAM-u jer VCM nije bio ni blizu skup kao RDRAM. Virtualna memorija kanala (VCM) modula je mehanički i električno kompatibilna sa standardnim SDRAM-om, pa podrška za oba zavisi samo od mogućnosti memorijskog kontrolera. Kasnih 1990—ih godina, jedan broj PC northbridge (severni most) čipseta (kao što su popularni VIA KT133 kompanije KKS133) uključio je VCSDRAM podršku.

VCM ubacuje SRAM keš od 16 „kanalni“ bafer, svaki 1/4 rednog „segmenta“ veličine, između DRAM bankovnih čulnih pojačivača redova i podataka U/I pinova. Komanda "Prefetch" ("Prethodno doneta") i "Restore" ("Obnovljena"), jedinstvena na VCSDRAM, kopira podatake između DRAM-skih čulnih pojačivača reda i bafer kanala, dok ekvivalentne SDRAM-ove komande Čitanja i Pisanja određuju broj kanala za pristup.

Čitanja i pisanja mogu tako da se obavljaju nezavisno od trenutno aktivnog stanja DRAM niza, sa ekvivalentim 4 punim DRAM redovima koji su „otvoreni“ za pristup na vreme. To je poboljšanje u odnosu na 2 otvorena reda moguće u standardnom 2-bank SDRAM. (Zapravo postoji 17 „lažnih kanala“ koji se koriste za neke operacije.)

Čitanje iz VCSDRAM, nakon aktivne komande, zahteva komandu "Prefetch" da bi se kopirali podaci iz čulnog pojačivača niza do kanala SDRAM. Ova komanda određuje banku, 2 bitnu kolona adresu (da izabere segment reda), i 4 bitova broja kanala. Kada se to izvrši, DRAM niz može biti napunjen dok se komande čitanja u kanal baferu nastavljaju.

Pri pisanju, najpre se pišu podaci u bafer kanalu (obično prethodna inicijalizacija koja koristi komandu prefetch), zatim Restore komanda, sa istim parametrima kao komanda Prefetch, kopira segment podataka iz kanala u čulnom pojačivaču niza.

Postoji, dodatno, 17-ti „lažni kanal“, koji omogućava pisanje trenutno otvorenog reda. To ne može biti forma Čitanja, ali može biti Prefetched na, Pisanje na, i Vraćanje da, u čulnom pojačivaču niza.

Iako se segment obično vraća na istu memorijsku adresu, kako je ona bila u Prefetched obliku, baferi kanala mogu takođe da se koriste za veoma efikasno kopiranje ili čišćenje velikih, poređanih memorijskih blokova.

(Korišćenje četvrt-rednih segmenata je vođeno činjenicom da su DRAM ćelije uže od SRAM ćelija. SRAM bitovi su dizajnirani da budu 4 DRAM bit širine, i konvencionalno su povezani sa jednom od 4 DRAM bita gde se oni prostiru.)

Dodatne komande prefetch par segmenata su na par kanala, a opciona komanda kombinuje prefetch, čitanje i precharge da bi se smanjili režijski troškovi od slučajnih čitanja.

Virtualne Kanal SDRAM komande

/CS	/RAS	/CAS	/WE	BA	A12–11	A10	A9	A8	A7	A6	A5	A4–2	A1–0	Komanda
H	x	x	x	x	— x —									Komanda sprečena (Nema operacije)
L	H	H	H	x	— x —									Nema operacije
L	H	H	L	bank	channel	AP	channel		L	L	L	x	segment	Prefetch (auto-precharge ako je AP=H)
L	H	H	L	bank	x	x	x		L	L	H	x	segment	Prefetch to lažnom
L	H	H	L	bank	channel	AP	channel		L	H	x	x	segment	Par prefetch (auto-precharge ako je AP=H)
L	H	H	L	bank	channel	AP	channel		H	L	x	x	segment	Restore (auto-precharge ako je AP=H)
L	H	H	L	bank	x	L	x		H	H	— x —			Precharge banka
L	H	H	L	x	x	H	x		H	H	— x —			Precharge sve banke
L	H	L	H	x	channel	x	channel		column					Kanal čitanja
L	H	L	L	L	channel	x	channel		column					Kanal pisanja
L	H	L	L	H	x	x	x	AR	column					Pisati lažni kanal (auto-restore ako je AR=H)
L	L	H	H	bank	row									Aktivirana banka
L	L	H	L	seg	channel	seg	channel		column					Prefetch čitanje sa auto-precharge (opciono)
L	L	L	H	x	— x —									Auto osveženje
L	L	L	L	reg	mode register data									Mode registarski skup

Gore su JEDEC-standardizovane komande. Ranije čipovi nisu podržavali lažni kanal ili prefetch par, i koriste drugačije kodiranje za precharge.

13-bitna adresna magistrala, kako je ovde prikazano, je pogodna za uređaj gore do 128 Mbit. To bi imalo dve banke, od kojih svaka sadrži 8192 redova i 8192 kolone. Tako, redovi adresa su sa 13 bita, segmentne adrese su 2 bita, i 8 kolonska adresa bita se traži u izaboru jednog bajta od 2048 bita (256 bajta) u segmentu.